現在のVLSI(超高密度集積回路)は、チップ面積の90％以上を配線領域が占め、配線による速度低下と消費電力増大が、性能向上を阻害している。すなわち、半導体加工の微細化はトランジスタなどの演算素子速度を向上させたものの、演算素子と膨大な数の記憶素子を結ぶ配線が致命的な性能劣化をもたらしつつある。また、現在主流の記憶素子(SRAMやDRAM)は、データを保持するために待機時に電源供給が必要で、超微細化のためにオン・オフ比が大きくとれず、リーク電流が流れる。このリーク電流による電力消費が膨大となり、VLSIの集積度を制限している。
　受賞者は、電源を切っても情報を保持する不揮発性記憶素子と演算機能をビット単位の細粒度で一体化する「ロジックインメモリ構造アーキテクチャ」とこれを効率的に実現する回路技術を考案した。図1は不揮発性ロジックインメモリ回路の原理を示す。不揮発性記憶素子2個を直列に接続し、それぞれに相補データ（YとY'）を記憶させ、入力Xを与えれば、XとYの論理演算が実行される。すなわち、記憶機能と演算機能が同一のハードウェアでコンパクトに一体化できることになる。この原理に着目し、不揮発性記憶素子として、フローティングゲートMOSトランジスタ、強誘電体キャパシタ、トンネル磁気効果（TMR）素子を用いた不揮発性ロジックインメモリ回路構成を世界に先駆けて考案し、その動作原理を実証してきた。図2に強誘電体キャパシタを活用した不揮発性ロジックインメモリ回路例を示す。同等機能CMOS回路実現と比較し、チップ面積、消費電力の面で大幅な性能向上が達成されることが確認された。
　本回路技術により、配線によるボトルネックを解消して高速性、超低消費電力性が達成できる。さらに、記憶データの変更で回路の演算機能がプログラムできるため、ハードウェアはそのままで論理機能だけを変更できる再構成可能機能も実現できる。本回路技術は、CMOS一辺倒だった半導体集積回路の新ハードウェアプラットフォームへのパラダイムシフトを実現するものとして大いに期待できる。

図1　不揮発性ロジックインメモリ回路の原理図

図2　強誘電体ロジックインメモリ回路の構成例
（ローム（株）と共同開発）